DDS原理

DDS简介

Direct Digital Synthesizer缩写为DDS，中文名称是直接数字频率合成器，是一种高精度产生时钟的方式，在某些领域也称为NCO（Numerical controlled Oscillator-数控振荡器），但实际上DDS并不能主动的产生信号。

DDS的必要组成部分

DDS主要有三个部分组成：相位累加器、表格、DAC。

相位累加器的位数直接影响了输出信号的频率分辨率，以AD公司的AD9852为例，其相位累加器的总位数是48位，即281,474,976,710,655，那么AD9852输出的频率分辨率为FCLK/2^48，此项参数是非常关键的指标项。

为了便于理解，在此我们假设相位累加器的总大小为99，即0~99共100个数字。每当参考时钟上升沿到来一次，相位累加器的输出增加一个CW（Control Word），为了便于计算，我们假设CW为10，现在，我们画一个圆形，并将圆形10等分（相位累加器一共多少数字就进行多少等分）。

假设第一个CLK到来时，相位累加器的输出=0，CLK每到来一次，相位累加器的输出增加10

每个点所对应的幅度值为sin(360×CW/100)，至此，类似正弦波的波形就产生了，并且，所产生的正弦波的频率=CLK×CW/100=0.1×CLK。

再回到AD9852，CW=4222124650660，输出频率应该等于CW/2^48×CLK，约等于0.15×CLK。

通过查表法找到相位累加器输出对应的DAC控制字，并将DAC控制字写入即可得到物理意义上的频率输出了。

猫腻

当使用上述DDS时，首先输出频率与参考CLK之间关系应当遵循奈奎斯特采样定理，即输出频率应当小于0.5倍的参考CLK，但当比值过大时所输出的波形中存在明显的台阶，在频域上表现为输出频率具有强烈的CLK泄露，此泄露会影响输出信号的稳定性，同时也会输出累加器的逆运算的波形，在频域上表现为输出频率具有强烈的CLK-输出频率的频谱分量，此时应该降低比值或者提高CLK频率，原因是这种泄露和逆运算波形难以使用滤波器消除。

当降低比值后，输出波形变得比较完美